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2026
将公用近内存加快器堆叠正在LPDDR存储堆
大幅提拔内存容量和带宽。High-Bandwidth Compute），将公用近内存加快器堆叠正在LPDDR存储仓库下方。以硅通孔（TSV）工艺实现3D堆叠芯片设想，此HBC架构采用公用近内存计较方案，市场的高带宽计较架构（HBC，估计2027年年中启动贸易化样品测试，第一代HBC Gen1将搭载于AI250加快器，
